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偏置温度不稳定性是金属氧化物半导体场效应晶体管中众所周知的老化机

偏置温度不稳定性(BTI)是金属氧化物半导体场效应晶体管(MOSFET)中众所周知的老化机制,会严重影响器件的性能和可靠性。它通常表现为器件阈值电压的不希望有的逐渐增加和漏极电流的减少。BTI归因于栅极电介质中以及与Si通道的界面处存在缺陷,这些缺陷会捕获来自器件传导通道的电荷载流子。

对于在正态栅极电压下工作的n型器件,主要关注的是高k电介质中的电子陷阱。当前的高k /金属栅技术中使用了纳米级的天然氧化硅(SiO 2)界面层,由于其较大的带隙,它可作为隧穿势垒来减少电子俘获并改善PBTI(“正'BTI)可靠性。

相反,在p型器件中,SiO 2界面层本身的空穴陷阱和界面缺陷是NBTI(“负” BTI)的原因;传统上,SiO 2是在高温(〜1000 +°C)下生长的,并且或在所谓的“栅极优先”积分流中在源极/漏极掺杂激活退火期间暴露于类似的高温中,从而获得了优异的SiO 2层质量,缺陷率可忽略不计。为了能够使用各种栅极金属,从〜32nm节点工业开始,转移到所谓的“置换栅极”集成流程中,其中仅在掺杂激活退火之后才沉积最终的栅极叠层。对于这种目前已经成为行业标准的流程,习惯上要进行快速的“可靠性退火”(〜900°C),以确保电介质叠层仍处于降低其缺陷率所需的高温下。

但是,如果热预算受到限制怎么办?

最近,已经提出了顺序3D集成作为一种新的芯片制造概念,以进一步扩展摩尔定律。该方法包括在彼此之上堆叠多个顺序处理的设备层(或层)。对于上层制造,不允许使用高温(> 600°C)步骤,因为它们会降低已经存在于下层的晶体管和互连的性能。这样的热预算限制为器件制造提出了新的挑战,包括为获得足够的器件可靠性而对栅极叠层进行优化。当不在高温下生长或不暴露于高温下时,SiO 2本身包含高密度的空穴陷阱缺陷,这对NBTI可靠性特别不利。

imec的研究团队与维也纳科技大学(蒂博尔·格拉斯教授教授的研究小组)和鲁汶大学(V. Afanas'ev教授和A. Stesmans教授)合作开发了一种新颖的工艺,可以显着提高加工质量。 SiO 2层在降低的温度下生长,因此无需高温退火即可实现pMOS器件出色的NBTI可靠性。该发展是基于对SiO 2的微观性质,形成机理和缺陷的电学行为的基本理解。

揭露(低温)SiO 2中的空穴陷阱

为NBTI可靠性找到低热预算解决方案的第一步是确定造成缺陷的原因。因此,该团队使用Comphy建模框架(与维也纳技术大学的Tibor Grasser教授小组合作开发,该研究小组也是这项工作的共同作者),研究了低温SiO 2中缺陷的电NBTI签名。然后将SiO 2带隙内空穴陷阱的估计能级与从已知SiO 2缺陷结构的从头算得到的能级进行比较。

通过这项初步研究,可以确定羟基E'中心(SiO 2缺陷,其中Si-O-Si键结构转换为Si-OH结构)是最可能的缺陷候选者。该缺陷优先在拉伸的Si-O-Si键上形成,这是由于Si和SiO 2之间晶格失配引起的机械应变而出现的。如果在制造过程中一个间隙氢原子到达拉伸的Si-O-Si位点附近,它往往会与O原子(Si-OH)形成键,从而留下不饱和的Si“悬空”键(Si·),然后可以在器件工作期间从Si沟道价带捕获一个空穴。(注意:要钝化生成的悬空键,第二个氢原子将需要到达同一位置。)

图2 –原子H *处理对600°C生长的SiO2层内的空穴陷阱缺陷密度的影响(左)在100°C下暴露后(右)在300°C下暴露后。高质量的900°C层也显示为参考。信用:imec

有趣的是,预计在高温下生长的高质量SiO 2层中也会存在羟基E'缺陷。但是,为什么这些缺陷会在降低的温度下以较大的密度在SiO 2层中形成,从而成为NBTI可靠性的佼佼者?根据这种推理,降低的氧化温度限制了在Si / SiO 2自然形成的机械应变的松弛接口。这导致存在更大的拉伸的Si-O键,即有害的空穴陷阱的前体。该假设与NBTI可靠性的实验观察结果非常吻合,只有当氧化物在700°C或以上的温度下生长或暴露于此之上时,才开始改善。该温度与报告的引发界面应变松弛所需的温度范围相同。

用原子氢在低温下钝化缺陷:一个突破性的结果

好消息:在维也纳工业大学的合作者进行的一项较早的理论研究中,有人提出氢可用于钝化羟基E'中心的Si悬空键,类似于氢原子上存在的Si悬空键。 Si晶体表面(称为Pb中心)。“简单”的方法是在含分子氢的气体环境中进行退火,这实际上是半导体制造中的标准工艺步骤之一。但是有一个问题:根据这项理论研究,用分子氢进行钝化需要大量的能量消耗(计算得出的能垒> 0.65eV)。在实践中,这意味着需要提高退火温度,这对于某些新颖的集成概念而言不是选择。

因此,我们研究了在氧化后立即向SiO 2提供过量的原子氢(H *自由基)的想法,目的是通过预计会发生的反应来增强羟基E'中心的Si悬挂键的钝化。在能量上有利。对于H *暴露,我们开发了一种特定的远程(下游)等离子体工艺,该工艺在符合300mm行业标准的灰化工具上运行。治疗的影响超出了预期。在低至100°C的温度下暴露后,观察到NBTI有了显着改善:将生长600°C的SiO 2界面层暴露在H *中十分钟,产生的SiO 2质量已经相当或实际上好于,900°C生长的参考SiO 2层。通过将暴露温度提高到300°C(仍远低于设定的600°C极限),氧化物质量明显优于900°C参考层。通过研究不同暴露时间和温度下H *钝化反应的动力学,估计活化能低至0.21eV,证实了H *处理适合低热预算制造流程。

应该注意的是,在经过高温“可靠性退火”或低温原子氢暴露处理之后,栅极叠层的形成需要通过标准的烧结步骤来完成。这是在环境温度为400-450℃的含分子氢的气体中进行的额外退火步骤,该步骤需要钝化氧化后残留在Si晶体表面的Si悬挂键(Pb中心)。这些悬空键已在文献中进行了广泛研究,不应与存在于SiO 2层中的Si悬空键混淆,这是上述工作的重点。

对阈值电压调整的积极影响

在研究过程中观察到的积极副作用是该处理不仅降低了空穴陷阱的密度,而且还提高了栅堆叠的有效功函数。这归因于氧化物中正固定电荷的伴随的有益减少,这可能与通过处理钝化的羟基-E'缺陷带的(上尾部)有关。有效功函数是一个关键参数,因为它决定了可获得的最低p型器件阈值电压。达到较低的器件阈值电压的能力有可能在较低电压下实现高性能工作。

缺陷形成与钝化机理

我们的团队首先进行了其他实验,以证明缺陷形成/钝化过程的一般性。将在600°C下生长的SiO 2层用H *钝化,然后在较低的温度(450°C)下进行再氧化步骤。这种流动导致非常差的NBTI可靠性,因为可能会再次形成氧化缺陷,并且由于(再)氧化温度降低,密度甚至更大。但是,这些新形成的缺陷可以通过对原子氢进行额外暴露而钝化。

此外,在900°C的高质量SiO 2层上进行了处理,即已经产生了良好的NBTI可靠性:H *暴露后获得了更好的坚固性。这些补充实验证实,尽管SiO 2的生长和退火条件不同,但相同的缺陷形成和钝化机理仍在起作用。SiO 2的生长温度越低,空穴陷阱的形成密度越大,在任何情况下都可以通过适当调整H *暴露量彻底钝化该空穴陷阱,以实现出色的NBTI可靠性。

顺序3D以外的含义

我们已经讨论了一种独特的方法来提高采用低热预算工艺(例如顺序3D集成)制造的pMOS器件的NBTI可靠性。但是以上观察表明,该方法可能更广泛地适用。

例如,在标准的替换浇口流程中,用原子氢处理替换“可靠性退火”可以大大简化制造工艺流程。常规的“可靠性退火”不仅需要高温,而且通常还需要牺牲金属栅极(通常是氮化钛+非晶硅)的沉积,以控制快速高温退火(例如,避免热稳定性较差的金属浇口造成金属污染。仅在可靠性退火之后,牺牲栅极才用达到给定器件阈值电压所需的最终金属栅极代替。同样有效的SiO 2在较低的温度下用原子氢进行的处理可以省去与牺牲栅的沉积和随后去除有关的所有额外处理步骤。此外,新的钝化方案可能成为未来积极扩大规模的器件架构的推动力,其中包括互补FET(或CFET)或全方位栅纳米片和叉片晶体管,其中极紧的线对线间距可能会阻止沉积(相对较厚)牺牲门的“可靠性退火”步骤。

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